195015. lajstromszámú szabadalom • Processzor elrendezés primitív és összetett eljárásokat meghatározó utasítások végrehajtására
195015 iyek mindegyike a hozzárendelt primitív utasítás végrehajtásához szükséges elrendezésű. A 18 lokális vezérlő modul egységeinek kimenetei az ICB buszra kapcsolódnak. A vezérléshez szükséges órajeleket az elrendezés központi CK óragenerátora állítja elő, amely szintén az ICB buszra csatlakozik. A 12 ÉS kapu másik bemenet« a 15 fetch vezérlő logika kimenetéről kap vezérlést és kimenete 19 belső interpreter logikán keresztül az ICB buszhoz csatlakozik. Az ALU aritmetikai és logikai egységben van 20 műveletvégző, amelynek blokkjába szimbolikusan beírtuk az általa elvégezhető műveletek jelét, ide tartozik még az operandusokat tartalmazó két A és B regiszter, az eredményt tartalmazó E regiszter, továbbá egy negyedik C regiszter. Az A, B, C és E regiszterek az IADB buszhoz csatlakoznak. Az A regiszter vonalaival többmenetü 21 VAGY kapu van párhuzamosan kapcsolva, mely kimenetén FLAG állapotjelet hoz létre. A C regiszter értéke 1-)- vagy 1— bemenetének vezérlése által eggyel növelhető, illetve csökkenthető. Az 1. ábrán vázolt elrendezés az IADB buszon keresztül egy a rajzon csak vázlatosan jelölt külső operatív M memóriával kapcsolódik. Az M memóriával az együttműködést az 1. ábrán bejelölt INPUT, OUTPUT, DATA és ADDR utasítások teszik lehetővé. Az OUTPUT utasítás hatására az IADB buszon lévő állapot az M memória felé kapcsolódik, ha ez az ADDR utasítással párosul, akkor az IADB busz az M memóriát címzi. Az INPUT állapot az IADB buszra beviszi az M memória buszának állapotát, ha ez a DATA utasítással együtt érvényesül, akkor az IADB buszra az M memóriából kiolvasott adatok kerülnek. A PAR paraméter verem és a RET viszszatérési verem a példakénti esetben 64 rekeszes, rekeszenként 16 bites memória, amely olyan szervezésű, hogy mindig csak legfelső rekeszének tartalma olvasható és írható, és egymásutáni betöltéskor mélysége növekszik, olvasáskor pedig csökken. A vermek vezérlését egy-egy mutató regiszter végzi, amelyek értéke a verem mindenkori mélységének felel meg. A PAR paraméter veremmel 22 mutató regiszter, a RET visszatérési veremmel pedig 23 mutató regiszter van társítva. Most a 2. ábrára hivatkozunk, amely a primitív és összetett eljárások megkülönböztetésére és a szükséges vezérlések biztosítására alkalmas áramkörök felépítése látható. A 15 fetch vezérlő logika három D-típusú 151, 152 és 153 flip-flopból áll, amelyek egymással láncba vannak kapcsolva és vezérlésükhöz az órajeleket a CK óragenerátor alap órajelei biztosítják. Az órajelbemeneteket a 2. ábrán csak szimbolikusan ábrázoltuk. Az első 151 flip-flop bemenete az új műveleti 5 ciklust kezdeményező FETCH utasítás vonalával kapcsolódik. A 19 belső interpreter logika is hasonló felépítésű három 191, 192 és 193 flip-flopból áll, ezek közül az első 191 flip-flop bemenete a 12 ÉS kapu kimenetével, az utolsó 193 flip-flop kimenete pedig a FETCH utasítás vonalával kapcsolódik. A kapcsolás meghatározott közbenső pontjairól egy-egy elválasztó áramkörön keresztül állapotokat kiváltó vonalak csatlakoznak az ICB buszhoz. Az elválasztó áramköröket a rajzon háromszöggel jelöltük, feladatuk a bemenetre vezetett állapot egy vagy több kimenetre való továbbítása oly módon, hogy ezen kimenetek egymásra és a bemeneti állapotra ne tudjanak visszahatni. Az egyszerűség kedvéért ezeket az elválasztó áramköröket külön hivatkozási számmal nem láttuk él. A találmány szerinti megoldás további ismertetéséhez a működés legalább részleges megértésére elengedhetetlenül szükség van. A működés ismertetését a primitív, iljetve az összetett eljárások végrehajtásának leírásával kezdjük. Egy soronkövetkező utasítás végrehajtásának kezdetét a 153 flip-flop kimenetén megjelenő 1-es állapot indítja. Ekkor az IADB buszon az utasítás 16-bites kódja már jelen van. A végrehajtást kiváltó 1-es állapot kapuzza a 12 és 13 ÉS kapukat, és közülük az nyit ki, amelyet a 11 VAGY kapu állapota engedélyez. Tételezzük fel, hogy pillanatnyilag primitív utasítás van az IADB buszon, és a magas helyértékü OE buszvonalak közül mindegyik 0 állapotú. Ennek hatására a 13 ÉS kapu kinyit és a primitív eljárásra vonatkozó, a PE buszvonalakon jelenlévő ötbites kódot a 10 eljárás regiszterbe (1. ábra) beírja. A 10 eljárás regiszter kimenetén megjelenő kód a 17 eljárás dekódert vezérli, és annak a kóddal meghatározott kimenete a 18 lokális vezérlő modulnak a kiválasztott primitív eljáráshoz tartozó vezérlő áramkörét vezérli. A vezérlő áramkör ezen vezérlő jel, valamint néhány egymást követő órajel hatására a primitív eljárást végrehajtja. A későbbiek során több ilyen vezérlő áramkört fogunk ismertetni. Minden vezérlő áramkör úgy van kialakítva, hogy az általa kiváltott utolsó állapot a FETCH utasításhoz tartozik. A FETCH hatására az INCIP állapot 1-es értéket vesz fel és ennek eredményeként az IP interpretation pointer tartalma eggyel megnövekszik. Ezt követően a 151 flip-flop a következő órajelre kimenetén 1-es állapotot hoz létre, amely állapot az OUTPUT, ADDR és IPW vonalakon megjelenik. Az OUTPUT ÉS ADDR 1-es állapota az IADB buszt az M memória felé kapcsolja és az M memóriát az IADB buszon jelenlévő kóddal címzi. Az IPW utasítás az IP interpretation pointer tartalmát az IADB busz6 5 5 10 15 20 25 30 35 40 45 50 55 60 65
