190282. lajstromszámú szabadalom • Elrendezés nagyszámú logikai függvény gyors megoldására
1 .190 282 2 móriablokkban elhelyezkedő Ml memóriára, az EV ÉS,/VAGY logika egyik bemenetére és az M3 memóriára csatlakozik. Az első Ml memóriára az U utasítássín és a CM1 címsín csatlakozik. Az U utasítássín és az MP mikroprocesszornak az IVL időzítő/vezérlő logikával is összekötött D adatsíne közé egy első El engedélyező/tiltó egység és a PR kódkonverter van kapcsolva. A CM1 címsín egy második E2 engedélyező/tiltó egységen át a D adatsínnel és egy második CM2 címsínen át az EV ÉS/VAGY logikával, valamint a MUX multiplexer egyik bemenetével van összekötve. Az EV ÉS/VAGY logika kimenete egy második M2 memória bemenetére csatlakozik. Az M2 memória ’a MUX multiplexer másik bemenetére van kapcsolva. A MUX multiplexer össze van kötve a D adatsinnel. Az M2 memória egy harmadik E3 engedélyező/tíltó egységen át is össze van kötve a D adatsínnel, továbbá egy negyedik E4 engedélyező/tiltó egységen át összeköttetésben áll az ÁCS adatcsatornával. Az M3 memória szintén össze van kötve a D adatsínnel. Az IVL időzítő/vezérlő logika öszszeköttetésben áll az 1. ábrán feltüntetett valamennyi egységgel és egy ötödik E5 engedélyező/ tiltó egységen át a CCS címcsatornával. A találmány szerinti eljárás során memória indirekt címzéssel érjük el az M2 memóriában tárolt változókat. Egy utasítás végrehajtásakor az első (fetch) ciklusban az MP mikroprocesszor által az A kimeneten kiadott programszámláló címet betároljuk a TI tárolóba. A TI tároló C kimenetén megjelenő információval szelektáljuk az Ml memóriában tárolt utasításkódot, mely az U utasítássinre kerül, és az utasításhoz tartozó további címet, amely a CM1 illetve CM2 címsínekre kerül. Ezzel a további címmel vagy a TI tárolóban tárolt címmel - a kiválasztást az EV ÉS/VAGY logika segítségével végezzük - határozzuk meg a változó címét. Ezután a változót kiolvassuk az M2 memóriából, és az MP mikroprocesszorban végrehajtjuk vele az utasításnak megfelelő műveletet. A változó szelektálása tehát már a fetch ciklusban megkezdődik, mivel ennek során az M1 memóriából kiolvasott további cím vezérli az M2 memória és a MUX multiplexer címbemeneteit. Az utasítás második ciklusában - a programszámláló továbblépését követően - az MP mikroprocesszor újabb információt ad az A kimenetre, azonban az IVL időzítő/vezérlő logika ennek TI tárolóba töltését az utasítás végrehajtásának befejezéséig letiltja, és így a TI tárolóban az előző programszámláló tartalom marad. Eközben az IVL időzítő/vezérlő logika engedélyezi a MUX multiplexert, és így létrejön a kapcsolat az M2 memória és a D adatsín között. Mivel az utasítás végrehajtása alatt a programszámláló értéke eggyel nőtt, az utasításvégrehajtás befejezése után azonnal megkezdődhet a következő utasítás végrehajtása azzal, hogy az IVL időzítő/vezérlő logika engedélyezi az új információ beírását a TI tárolóba. A MUX multiplexer feladata „n” bites szervezésű M2 memória esetén a bemeneti vagy kimeneti változó - utasítástól függő - 1-es komplemensének képzése és a változó kiválasztása. Egybites szervezésű M2 memória esetén csak a komplemens képzést végzi, de ennél a szervezésnél akár el is hagyható. A PR kódkonverter, amely célszerűen egy PROM, az utasításkódból előállítja az MP mikroprocesszor számára „érthető” utasítást, amelyet az MP mikroprocesszor mintavételez. Ha az U utasítássínen megjelenő utasításkód bitszáma megegyezik az MP mikroprocesszor szóhosszával, kódkonverzióra nincs szükség, és így az utasításkód az El engedélyező/tiltó egységen át juthat a D adatsínre. Az M3 memória feladata a firmware és más programok tárolása. Az El, E2 és E3 engedélyező/tiltó egységek az egyes memóriarekeszek vizsgálatára és módosítására adnak lehetőséget, míg az E4 és E5 engedélyező/tiltó egységek az M2 memória és az ÁCS adatcsatornára, valamint CCS címcsatornára csatlakozó input/output egységek között tartanak fenn kapcsolatot. Minden egység megvalósítható a szokásos áramköri készletből. A 2. ábrán láthtó az M memóriablokk egy másika kiviteli alakja. Itt az Ml memória egy második T2 tárolón át van összekötve az U utasítássínnel és a második CM2 címsínnel. A 2. ábra szerinti elrendezés alkalmazásával közvetlen címzésű logikai utasítások is használhatók az előzőekhez hasonlóan. Ennek során az utasítást és a további címet az Ml memória két memóriacíméből határozzuk meg, amelyek közül csak a másodikat tároljuk az utasítás végrehajtásának befejezéséig. Egy utasítás végrehajtása során a fetch ciklus alatt a TI tároló C kimenetén levő információ az M1 memóriából szelektál egy címrészt is tartalmazó utasításkódot, amely a T2 tárolóban tárolódik. A fetch ciklus végén a programszámláló címe eggyel nő. A végrehajtási ciklusban a TI tároló tárolja a második memóriacímet, amelyet kiolvasunk az M1 memóriából. A CM2 címsínen megjelenő további címet tehát az M1 memória első címéről kiolvasott és a T2 tárolóban tárolt címrészből és az MI memória másodszorra címzett rekeszének tartalmából - amely a CM1 címsínen jelenik meg - együttesen határozzuk meg. A CM1 címsín lehetővé teszi az M1 memória elérését az E2 engedélyező/ tiltó egységen keresztül. Ennél a kiviteli alaknál az El engedélyező/tiltó egységre nincs szükség. Az U utasítássínről az utasításkód a PR kódkonverteren keresztül kerül a D adatsínre. Ez a rendszertechnikai megoldás - az előzőhöz képest - javítja a memóriakihasználást. A találmány szerinti elrendezés előnye az ismert megoldásokkal szemben, hogy nagymértékben meggyorsítja az elsősorban PLC berendezésekben szükséges nagyszámú logikai függvény megoldását. Szabadalmi igénypontok 1. Elrendezés nagyszámú logikai függvény gyors megoldására, amely elrendezés egy mikroproceszszort és a mikroprocesszorral összekötött két memóriát, továbbá a többi egységgel összekötött időzítő/vezérlő logikát tartalmaz, azzal jellemezve, hogy a mikroprocesszor (MP) programszámlálójának kimenete (A) egy tárolón (TI) át van összekötve az első memória (MI) bemenetével, az első memóriára (Ml) utasítássín (U) és címsín (CM 1) csat-5 10 15 20 25 30 35 40 45 50 55 60 65 3
