181834. lajstromszámú szabadalom • Multiprocesszor rendszer
3 181834 4 egyes processzorokhoz hozzárendelt csatlakozásokról számlálókba visszük át, és egy második fázisban valamennyi eredményt egyidejűleg olyan jelekké alakítunk át, amelyek időbeli hosszúsága az eredménynek felel meg, és egy, a csatlakozásokon át valamennyi processzorral összekötött vezetékre adjuk továbbá annál a processzornál, amely az időben leg hosszabb jellel rendelkezik, az optimális összehasonlítási eredményt jelző megszakítási felszólítást állítunk elő. A találmány előnye, hogy egyetlen további vezeték segítségével lehetővé válik egymástól függet lenül működő processzorok által meghatározott eredmények gyors összehasonlítása, ahol viszonylag kis soft-ware-ráfordítással és a legrövidebb idő alatt a legjobb eredménnyel rendelkező processzor meghatározható. További előnyt jelent az, hogy a processzoroknak a vezetékre való csatolásához szabványos interface egységeket alkalmazunk, amelyek viszonylag kis ráfordítással a kereskedelmi forgalomban kapható komponensekből álló csatlakozó logikával egészíthetők ki. A találmány tárgyát a továbbiakban kiviteli példa és rajzok alapján ismertetjük részletesebben. A rajzokon az 1. ábra a találmány szerinti multiprocesszor rendszer tömbvázlata, a 2. ábra a rendszer minden egyes processzoréhoz hozzárendelt csatlakozólogika tömbvázlata, a 3. ábra egy első processzor csatlakozó-logikájának és egy adatösszehasonlító vezeték jeleinek idődiagramja, a 4. ábra egy második processzor csatlakozólogikájának és az adat összehasonlító vezeték 3. ábrán feltüntetett jelei egy részének idődiagramja, és az 5. ábra egy harmadik processzor csatlákozólogikájának és az adatösszehasonlító vezeték jeleinek a 4. ábra szerinti idődiagramja. Az 1. ábrán az X, Y és Z mikroszámítógép-rendszerek vannak feltüntetve, amelyek egymástól függetlenek. Az X, Y és Z mikroszámítógép-rendszerek CPU processzorai ismert módon cím-, adat- és vezérlővezetékekből álló B buszon át legalább egy RAM írás-olvasás tárolóval, valamint fel nem tüntetett fixértéktárolókkal és beviteli-kihozatali egységekkel van összekötve. Az adatcsere céljából valamennyi X, Y és Z mikroszámítógép-rendszer egy közös SB gyűjtővezetékre csatlakozik. Mindegyik X, Y, és Z mikroszámítógép-rendszer egy párhuzamos IF interface egységből, egy DMA egységből, egy AL csatlakozólogikából és egy BT buszmeghajtó egységből álló csatoláson át egy KB vezetékre csatlakozik, amely az egyes CPU mikroprocesszorokban ugyanazon kritériumok szerint meghatározott értékek összehasonlítására szolgál. A 2. ábra szerint az AL csatlakozólogika a BT buszmeghajtó egységen át az adatösszehasonlító KB vezetékkel összekötött KBO kimenettel rendelkezik, amely egy első 1 NOT-kapun át egy PHC számláló — fázisszámláló — első PHO kimenetével és egy első programozható PALI logikai elrendezés egyik bemenetével van összekötve. A PHC számláló a több fázisban végbemenő összehasonlítás vezérlésére szolgál. A PHC számláló egy második, az első programozható PALI logikai elrendezéssel összekötött PH1 kimenetén az első PHO kimeneten jelenlevő jelfrekvencia fele lép fel. A PHC számláló Clr bemenetén át, amely a párhuzamos IF interface egység KRES kimenetével van összekötve, engedélyezhető a számláló vezérlése. A PHC számláló egy további PHCLK bemenetén át az első programozható PALI logikai elrendezéssel előállított számlálóvezérlő jelet továbbítjuk. Az AL csatlakozó-logika a BT buszmeghajtó egységgel összekötött és ezen át a KB vezeték jelállapotát olvasó KBI bemenettel rendelkezik, amely egy DEL késleltető tag egyik bemenetével van összekötve. A DEL késleltető tagnak az első programozható PALI logikai elrendezéssel összekötött KBI5, KBI7 kimenetein az AL csatlakozólogika KBI bemenetének lépcsőzetesen késleltetett jele jelenik meg. A KC számláló tizenkét párhuzamos DO—Dll bemenettel rendelkezik, amelyek közvetlenül az Y, X és Z mikroszámítógép-rendszer B buszának adatvezetékeivel vannak összekötve. A KC számlálóba egy összehasonlítási folyamatnál az összehasonlítandó értéket visszük be egy 12 bites BK bináris szám alakjában. A KC számláló egy inkrementáló ÉNT bemenettel és egy átviteli RC kimenettel rendelkezik, ahol az előbbi egy második 2 NOT-kapun át az első programozható PALI logikai elrendezés ENG kimenetével, és az utóbbi a PALI logikai elrendezés egy bemenetével van összekötve. Az AL csatlakozólogikának az összehasonlítási folyamatnál egy Co ellenőrzőbitet átvivő Dl 5 bemenete egyrészt a B busz adatvezetékével, és másrészt egy első 3 JK flip-flop J, K beméneteivel van összekötve, amely 3 JK flip-flop QL kimenete egy második programozható PAL2 logikai elrendezés egyik bemenetére csatlakozik. Egy második 4 JK flip-flop J, K bemenetei az első programozható PALI logikai elrendezés ARQO kimenetével, és Q kimenete a DMA egységnek egy DMA felszólítási jelet olvasó ACCRQO bemenetével van összekötve. A DMA egységnek egy folyamatban levő DMA műveletet jelző ACCGRO kimenete az első programozható PALI logikai elrendezés egyik bemenetével, és a 4 JK flip-flop S bemenetével áll összeköttetésben. A párhuzamos IF interface egység ZIEN kimenetén át, amely az 5 NAND-kapun át az első programozható PALI logikai elrendezés ZEN bemenetével van összekötve, engedélyezhető egy DMA művelet. Az első programozható PALI logikai elrendezés AROO és ENG kimenetein, valamint a PHCLK bemenetéin fellépő, a PHC számláló vezérlésére, a DMA felszólítási képzésére és a KC számláló inkrementálási folyamatának kiváltására szolgáló jeleket a fentiekben leírt bemeneteken fellépő jelektől függően a következő logikai egyenletek szerint állítjuk elő: PHCLK = PHO • KBÏS • KB17 + + PHÖ • PH1 • KBI5 • KBÏ7 + + PHO • PH1 ■ KBI5 • KBI 7 + CLKA, ahol 5 10 15 20 25 30 35 40 45 50 55 60 65 2
