179288. lajstromszámú szabadalom • Nagyssebességű mikroprogramozott processzor elrendezés
17 179288 18 Az utasítás formátuma: Op. kód N DIR cím Mikrociklusok: 0. Az 0. kód és az N szám a Pr 1 regiszterben, a DIR cím a Pr 2 regiszterben van. 1. A PC programcím számláló értéke a MUX 3 multiplexeren keresztül töltődik a BRO regiszterbe. 2. A Pr 2 regiszter tartalma a MUX 1, MUX 2 multiplexereken keresztül töltődik a PC programcím számlálóba. Az N szám értéke töltődik a Pr 1 regiszterből az UCY utasítás ciklus számlálóba. A PR puffer regiszter töltődik a Pr 1 regiszterből. Az FF2 flip flop AND kapun keresztül bebillen, az UCY utasítás ciklus számláló Cy kimenetét a MUX 4 multiplexerre kapcsolja. Amikor az UCY utasítás ciklus számláló értéke elérte a nullát, a MUX 4 multiplexeren keresztül visszatérési műveleti kód jut az MS mikroprogram tároló bemenetére. Ennek hatására: — A BRO regiszter tartalma töltődik a PC programcím számlálóba. Az FF2 flip flop visszabillen. — Az új PC programcím számláló értékhez tartozó utasítás bevételezése történik. Ennek az utasításnak a használatával optimális program memória kihasználást hozhatunk létre, hiszen a meglevő programok 2-N utasításból álló szegmenseit a program egyéb más helyein használhatjuk. Elvileg elkerülhető, hogy egymást követő két vagy ennél több utasítás a programban ugyanabban a formában ismétlődjék. A fenti példákkal bemutattuk, hogy a találmány szerinti processzor elrendezés speciális kiképzése folytán valóban nagyobb sebességű műveletvégzést, és szélesebbkörű szolgáltatást tud nyújtani, mint amit a hasonló általános rendeltetésű mikroprocesszorok tudtak. A különleges stack kezelés ezenkívül a nagy sebességgel együtt lehetővé teszi a többprocesszoros funkciók szimulálását. Szabadalmi igénypontok: 1. Nagysebességű mikroprogramozott processzor elrendezés, amelynek program memóriája (PM), ennek kimenetéhez csatlakoztatott mikroprogramozott vezérlőegysége (MV), véletlen hozzáférésű regisztertömbből képzett operatív memóriája (RAM), ehhez tartozó címregisztere (RAM ADDR), kimeneti adatbusza, bemeneti adatbusza és a mikroprogramozott vezérlőegységet (MV) ütemező óragenerátora (CL) van, és külső perifériák felé és felől adatokat és vezérlő jeleket küldő és fogadó ki- és bemenetei vannak, ahol a program memória (PM) kimenete programcím számlálóhoz (PC) csatlakozik, ennek kimenete pedig a program memória (PM) címvonalaival van összekötve, továbbá a mikroprogramozott vezérlőegységben (MV) mikroprogram tároló (MS), ennek kimenetéről vezérelt pipeline regiszter (PLR) és kombinációs hálózat (LOG) van, és a kombinációs hálózat (LOG) kimenetei az elrendezés egységeinek vezérlő, működtető és engedélyező bemenetéivel vannak összekötve, azzal jellemezve, hogy a program memória (PM) kimeneti vonalai első, illetve második regiszterrel (Pr 1, Pr 2) vannak összekötve, az első regiszter (Pr 1) kimeneti busza aritmetikai és logikai egységgel (ALU), a külső kimeneti regiszterek vezérlését biztosító első demultiplexer (DEMUX 1) bemenetéivel, a külső bemeneti regiszterek vezérlését biztosító második demultiplexer (DEMUX 2) bemenetéivel, külső feltételeket továbbító ötödik multiplexer (MUX 5) bemenetéivel, továbbá közvetlenül vagy negyedik multiplexeren (MUX 4) át a mikroprogram tároló (MS) címbemeneteivel van összekapcsolva, a második regiszter (Pr 2) kimeneti busza első multiplexer (MUX 1) első bemeneti csoportjához csatlakozik, ennek második bemeneti csoportja a memória (RAM) kimeneti buszával van összekötve, az első multiplexer (MUX 1) kimeneti busza egyrészt az aritmetikai és logikai egység (ALU) második aritmetikai bemenetéihez (B), másrészt második multiplexer (MUX 2) második bemenetéihez csatlakozik, az aritmetikai és logikai egység (ALU) kimeneti busza akkumulátor regiszter (AKKUR) bemenetéihez és a második multiplexer (MUX 2) első bemenetéihez csatlakozik, ez utóbbi kimenete a bemeneti adatbusszal van összekötve, ide csatlakozik a címregiszter (RAM ADDR) bemenete, a buszmeghajtó (BUS Dr) bemenete, a külső regiszterek (In Rx) kimenete, az akkumulátor regiszter (AKKU R) kimenete, flag tároló (FLAG ST) kimenete és első bemeneti csoportja, stack regiszter (SCK) bemenete, harmadik multiplexer (MUX 3) kimenete, általános rendeltetésű regiszterek (BR 0, BRI, BR 2, BR 3) ki- és bemenete és az aritmetikai és logikai egység (ALU) első aritmetikai bemenete (A), a harmadik multiplexer (MUX 3) első bemeneti csoportja a stack regiszter (SCK) kimenetével, második bemeneti csoportja a programcím számláló (PC) kimenetével van összekötve, az aritmetikai és logikai egység (ALU) flag kimenetei a flag tároló (FLAG ST) bemenetéihez csatlakoznak, és az operatív memória (RAM) adatbemenete a kimeneti adatbuszhoz csatlakozik, amely a külső regiszterek (Out Rx) bemenetéivel, és buszmeghajtó (BUS Dr) kimenetével van összekötve. 2. Az 1. igénypont szerinti processzor elrendezés kiviteli alakja, azzal jellemezve, hogy az első regiszter (Pr 1) kimeneti busza negyedik multiplexeren (MUX 4) keresztül csatlakozik a mikroprogram tároló (MS) címbemeneteihez, a negyedik multiplexer további bemenetei kódoló (CD 1) kimeneteivel vannak összekötve, ennek bemenete puffer regiszter (PR) kimenetével van összekötve, a puffer regiszter (PR) bemenete pedig az első regiszter (Pr 1) kimeneti buszához kapcsolódik. 3. A 2. igénypont szerinti processzor elrendezés kiviteli alakja, azzal jellemezve, hogy az első regiszter (Pr 1) kimeneti buszával utasítás ciklus számláló (UCY) van összekötve, amelynek kimenete ÉS kapun (AND) és VAGY kapun (OR) keresztül a negyedik multiplexer (MUX 4) vezérlő bemenetével van összekötve, a VAGY kapu (OR) másik bemene-5 10 15 20 25 3C 35 40 45 50 55 60 65 9
