166784. lajstromszámú szabadalom • Memória rendszer

íeei 7 BC és CD tárolóelemekben az első időperiódusban tárolt kódolt információs bitek a megfelelő Bl, Cl és Dl memóriaelemekbe íródnak be, és az I bemenetre adott kódolt információnak egy újabb bitje íródik be az Al memóriaelembe. Az 5. ábra szerinti 5 memóriarendszer működése több perióduson keresztül az V/a és b táblázatokban kerül bemutatásra. Az V/a és b táblázatok bemutatják a léptetőregiszter 11 elemek állapotát, a 10 memóriaelemek állapotát, az I bemenetre és az 0 kimenetre adott 10 információt az 1-től 30-ig terjedő időperiódusokban. Az 5. és 5/a ábrákon szemléltetett kiviteli alakban a memóriaelemek sorainak olvasásvezérlő bemenetei közösítve vannak a szomszédos memóriaelemek beírásvezérlő bemeneteivel, a 2. ábra sze- 15 rinti kiviteli alakhoz hasonló módon. Meg kell jegyezni azonban, hogy az 1. ábra szerinti kommutátorelrendezés is használható az 5. és 5/a ábrák kiviteli alakjában, és ez egy újabb memóriarendszer kiviteli alakot eredményez. Az első léptetőregisz- 20 ter-elembe vezetett első impulzus kimenetet szolgáltat a Dl memóriaelemből az 0 kimeneten és egy új információs bitet tárol az A4 memóriaelemben. A memóriarendszerbe történő információbeolvasás előtt nincs szükség időperiódus-késésre. A 14 kom- 25 mutátorléptető regiszter 11 elemei átrendezhetők a 4. ábrához hasonló módon egy további kiviteli alakot nyújtva, amelyben az információ az A4 memóriaelem helyett az Al memóriaelembe íródik az első időperiódusban. Még egy másik kiviteli alak szár- 30 mazik az előzőleg leírt kiviteli alakokból, ha az 5. és 5/a ábrák szerinti kiviteli alakhoz további memóriaelem-oszlopokat adunk. Pl. az 5/a ábra szerinti kiviteli alakot tekintve, ha ehhez a bemutatottal azonos másik 4 x 4-es memóriaelem-elrendezést 35 adunk az illusztrált 4 x 4-es elrendezéshez úgy, hogy a kommutátor működteti egyidejűleg mindkét elrendezést, ezáltal egy párhuzamos 2-bites léptetőregisztert nyerünk két 16-bites bináris információhalmaz tárolására és léptetésére. Ha csak 40 két oszlopot adunk hozzá, mivel a két oszlop a 12 tárolóelemen keresztül kapcsolódik, a hozzáadott rész 8-bites információt tárolna és léptetne, azaz a 16-bites részbe vezetett információ tizenhat időperiódussal később, a 8-bites részbe vezetett infor- 45 máció nyolc időperiódussal később kerül kimenetre. A 6. ábrán a találmány szerinti memóriarendszer hatodik kiviteli alakja látható, amely hasonlít az 5. és 5/a ábrák szerinti kiviteli alakokhoz azzal 50 a különbséggel, hogy az egyes oszlopok 10 memóriaelemeinek közösített kimeneteit a szomszédos oszlop memóriaelemeinek közösített bemeneteivel összekötött 12 tárolóelem helyett, egy-egy oszlop kimenete a következő szomszédos oszlop bemene-' 55 tével van közösítve. így az A oszlop kimenete közös a B Oszlop bemenetével, a B oszlop kimenete közös a C oszlop bemenetével stb. Bár a véletlen elérésű 13 memóriaelrendezés általánosságban N X X n memóriaelemből áll, a memóriarendszer ezen 60 kiviteli alakja működésének jobb megértése érdekében a 6. ábrán illusztrált 4x4 memóriaelemet tartalmazó véletlen elérésű memóriaelrendezés szerinti kiviteli alakot tárgyaljuk az N X n memóriaelemű elrendezés helyett. A memóriaelemek szóm- 65 8 szédos oszlopainak kimenetei és bemenetei a rajzon összekötve vannak ábrázolva. Egy előnyösebb kiviteli alakban azonban csak egyetlen közös kimenet/bemenet vonal van a memóriarendszer méreteinek csökkentése vagy a tárolási sűrűség növelése céljából. Működés közben az első időperiódusban az I bemenetre érkezett egy bit kódolt információ és az Al, Bl és Cl memóriaelemekből kiolvasott bittartalmak a megfelelő A4, B4, C4 és D4 memóriaelemekbe íródnak be; ezzel egyidejűleg a Dl memóriaelemből egy bit kódolt információ kerül kiolvasásra az 0 kimeneten. A második időperiódus alatt az I bemenetre adott egy bit kódolt információ és az A2, B2 és C2 memóriaelemek bittartalmai íródnak be a megfelelő Al, Bl, Cl és Dl memóriaelemekbe; ezzel egyidejűleg a D2 memóriaelem kódolt információtartalma kerül kiolvasásra és jelenik meg az 0 kimeneten. A különbség ezen hatodik kiviteli alak és az 5. és 5/a ábrák kapcsán tárgyalt kiviteli alakok közt elsősorban az, hogy nincs szükség a 12 tárolóelemekre; másrészt az, hogy a memóriarendszer véletlen elérésű memóriaelrendezése kisebb helyet igényel a szomszédos memóriaelemoszlopok számára; harmadsorban a léptetőregiszter hossza, azaz azon időperiódusok száma, amely az I bemenetre adott kódolt információs bit időpontja és ugyanezen kódolt információs bitnek az O kimeneten való megjelenési időpontja közt eltelik, valamivel kisebb ugyanolyan méretű 13 memóriaelrendezés esetén. A 6. ábra szerinti memóriarendszer működése a Vl/a és b táblázatokon látható. A Vl/a és b táblázatok bemutatják a léptetőregiszter 11 elemek állapotát, a 10 memóriaelemek állapotait, az I bemenetre adott információt, és az 0 kimeneten megjelenő információt az 1—30 idő periódusokra nézve. A 6. ábra szerinti kiviteli alakban a 10 memóriaelemek sorainak olvasásvezérlő bemenetei közösítve vannak a szomszédos memóriaelemek beírásvezérlő bemeneteivel a 2. ábra szerinti kiviteli alakhoz hasonló módon. Meg kell azonban jegyezni, hogy az 1. ábra szerinti kommutátorelrendezés használható a 6. ábra szerinti kiviteli alakban is egy újabb memóriarendszer kiviteli alakot képezve. Az első léptetőregiszter-elemre adott első impulzus kimenetet ad a Dl memóriaelemből az O kimeneten és az A4 memóriaelemben egy új bitet tárol; ezen memóriarendszer kiviteli alakba történő információolvasás előtt nincs szükség időperiódus-késésre. A 14 kommutátorléptető regiszter 11 elemei mindazonáltal átrendezhetők a 4. ábrán szemléltetett megoldáshoz hasonló módon, egy további kiviteli alakot szolgáltatva, amelyben az információ az A4 memóriaelem helyett az Al memóriaelembe íródik az első időperiódusban. Egy újabb kiviteli alak keletkezik, ha a 6. ábrán szereplő kiviteli alakhoz memóriaelem-oszlopokat adunk, ahogy azt már az 5. és 5/a ábrák kapcsán leírtuk, ami memóriarendszert alkot kódolt információs bitek halmazainak párhuzamos tárolására és léptetésére, vagy egyetlen véletlen elérésű memóriával és kommutátorral rendelkező egyetlen memóriarendszeren belül, változtatható hosszúságú léptetőregiszterrészek létrehozására. 4