163495. lajstromszámú szabadalom • Kiegyenlítő berendezés nullmódszerű váltakozófeszültségű mérőhálózat digitális kiegyenlítésére
3 163495 4 hibafeszültségeknél betelít, s így a kimeneti egyenfeszültség már nem lesz arányos a kiegyenlítő paraméterbeli elhangoltsággal. A legáltalánosabban használt kiegyenlítő berendezésben a fázisérzékeny egyenirányító felépítése az előzőhöz hasonló. A kimenő egyenfeszültségnek most csak az előjelét értékeljük komparátorok segítségével. A komparátorok -f vagy — jelzése utasítja a digitális logikákat a regiszterek tartalmának — és ezen keresztül u és v értékének — növelésére vagy csökkentésére. A digitális logikák felépítése olyan, hogy a kiegyenlítés folyamán a regisztertartalmak módosítási helyét a nagyobb helyérték felől a kisebbekig állandóan változtatják. Ezzel a módszerrel nagysebességű kiegyenlítés valósítható meg. A sebesség növelésének az szab határt, hogy minden egyes kiértékelés során az U0 , U 90 elhangoltsági jeleknek csak az előjelét értékeljük (komponensenként két kvantumos mérés), s így a beavatkozáshoz felhasználható információ is csak kb. 2 bit. Célunk a találmánnyal az ismerteknél gyorsabb kiegyenlítést adó kiegyenlítő berendezés létrehozása. A találmány szerinti megoldásában változtatható erősítésű indikátor erősítő kimenetére kettős fázisérzékeny analóg-digitális átalakító van kapcsolva, amelynek kimeneteire ÉS-kapuk bemeneteinek egyike és vezérlő logika van kötve, a vezérlő logika léptető bemeneteire kapcsoló, szünetvezérlő kimenetére pedig hídfeszültséggel szinkronizált mintavétel-vezérlő van kötve, a mintavétel-vezérlő kimenete a kettős fázisérzékeny analóg-digitál átalakító mintavevő bemenetére van kötve. A kapcsoló egyes kimenetei azonos helyértékeknek megfelelő ÉS-kapuk másik bemenetére és az indikátor erősítő megfelelő érzékenységbeállító bemenetére vannak kapcsolva. Az ÉS-kapuk kimenetei regiszterrel összekötött előjeles összegzőmű bemeneteire kapcsolódnak, a regiszter pedig kompenzáló kapcsoló hálózat vezérlő bemeneteire csatlakozik. A találmány szerinti megoldás lényegét az alábbiakban kiviteli példára vonatkozó rajz alapján ismertetjük. A rajzon: az ábra a kiegyenlítő berendezés tömbvázlata. Az ábrán feltüntetett kiegyenlítő berendezésben a kompenzálandó mérőhálózat kimenetére kötött változtatható erősítésű 1 indikátorerősítő kimenetére kettős fázisérzékeny 2 analóg-digitális átalakító van kapcsolva, amelynek kimeneteire 3,4 ÉS-kapuk bemeneteinek egyike és 5 vezérlő logika van kötve. Az 5 vezérlő logika léptető bemeneteire 6 kapcsoló, szünetvezérlő kimenetére pedig hídfeszültséggel szinkronizált 7 mintavételvezérlő van kötve, a mintavétel-vezérlő kimenete a kettős fázisérzékeny 2 analóg-digitális átalakító mintavevő bemenetére van kötve. A 6 kapcsoló egyes kimenetei azonos helyértékeknek megfelelő 3,4 ÉS-kapuk másik bemenetére és az 1 indikátor erősítő megfelelő érzékenységbeállító a, b, c, d bemenetére vannak kapcsolva. Az ÉS-kapuk kimenetei 10, 11 regiszterrel összekötött előjeles 8,9 összegzőmű bemeneteire kapcsolódnak, a regiszter pedig kompenzáló 12, 13 kapcsoló hálózat vezérlő bemeneteire csatlakozik. Az indikátor erősítő erősítése fokozatokban — pl. 20 dB-ként — érzékenységbeállító bemenetére adott jellel változtatható. A kettős fázisérzékeny 2 analóg-digitális átalakító különválasztja a mért komplex jel valós és képzetes összetevőit és kimenetén az összetevők nagyságára jellemző digitális N(U0 ), N(U 90 ) kimenőjelet ad. Az analóg-digitális átalakítót a 7 mintavétel-vezérlő 5 működteti, amely a mérőhálózat tápfeszültségéből képzett szinkronizáló jelre indítja az analóg-digitális átalakítóban a bejövő jel elemzését, és amely az 5 vezérlő logikától szünetjelet kap. Az ezáltal kiváltott mérésszünetek a beavatkozás és az indikátor erősítő erősítés-10 váltása miatt bekövetkező tranziensek lecsengéséig szüneteltetik a bejövő jel elemzését. Az 5 vezérlő logika egyrészt a 6 kapcsoló léptetését vezérli, másrészt szünetjelet ad a 7 mintavétel-vezérlő számára. A 6 kapcsoló az analóg-digitális átalakító kapcsolja azt a 3,4 ÉS-ka-15 put, amelyen át azN(U0), N(U 90 ) jelek 10,11 regiszterek megfelelő fokozataira tárolódnak. A 9, 10 regiszterek célszerűen tizes számrendszer számjegyei szerint helyértékenként felosztva, a nagyobb 20 helyértékhez tartozó regiszterrész a kapcsoló hálózat durvább fokozatát vezérli. A mérőhálózat nagymértékű áthangolása esetén (a kompenzálás kezdetén) az 1 indikátor erősítő kis 25 érzékenységre áll be, az ÉS-kapurendszer durva beavatkozást készít elő. A kiegyenlítő berendezés nem kerül telített állapotba, mivel az indikátor erősítő erősítése kicsi, a beavatkozási lépés mégis a kiegyenlítési hiba nagyságrendjének megfelelő. 30 A valós és képzetes komponensek nullázása egyidőben történik. A találmány szerinti kiegyenlítés kiküszöböli az előző módszerek hiányosságait. Az indikátor erősítőt a 35 mintavételező fázisérzékeny egyenirányító követi. A mintavételező jel félperiódus ideig tart, és a félperiódus végén az U0 , U 90 egyenfeszültségek az U ki feszültség komponenseivel arányosak. Ezeket az egyenfeszültségeket az A/D átalakítók digitálisan megmérik, s az így 40 kapott X, Y előjeles mérőszámokat a digitális logika hozzáadja a regisztertartalmakhoz. Ezután a digitális logika a mérés állapotjellemzői alapján (X, Y értékek, indikátor erősítőfokozat) beállítja a következő mérési ütem optimális jellemzőit: a szünetidőt és az indikátor 45 erősítését. A találmány szerinti megoldással elérhető nagy kiegyenlítési sebesség elsősorban annak következménye, hogy lehetővé teszi az indikátorerősítőből és fázis-50 érzékeny egyenirányítóból álló csatorna információ átviteli képességének maximális kihasználását. így egy kiértékelési ütem végén az előzőekben bemutatott eljárásokénál jóval nagyobb információ áll rendelkezésre az u, v paraméterek megváltoztatásához. Ezt az alap-55 elvet egészíti ki az indikátorerősítés és a szünetidő beállítás lehetősége, ami tetszőleges méréstechnikai feladathoz (egyszeri mérés, görbe követés stb.) optimális mérési sebesség illesztését biztosítja. 60 Például ± 5 kvantumos A/D átalakítókkal és az indikátor erősítés 20 dB-es fokozataival egyszeri négyszámjegyes kiegyenlítés optimális esetben 4 ütemben végrehajtható. De ha az indikátor nem ideális, akkor is megvalósítható minimális redundanciájú kiegyenlítés a 65 digitális logikával megvalósított algoritmus illesztésével. 2
