195015. lajstromszámú szabadalom • Processzor elrendezés primitív és összetett eljárásokat meghatározó utasítások végrehajtására
195015 vétlenül végrehajtandó primitív eljárásokat az összetett eljárásoktól megkülönböztető egységet, amelynek a primitív eljárásokat detektáló kimenete a primitív eljárásokat végrehajtó modul engedélyező bemenetéhez csatlakozik, az említett modul adatbemenetei a belső cím és adat busznak (IADB) a primitív eljárásokkal társított buszvonalaival (PE) kapcsolódnak és kimenete a belső vezérlő buszhoz (ICB) csatlakozik. 2. Az 1. igénypont szerinti elrendezés, azzal jellemezve, hogy a primitív eljárásokat végrehajtó modulban eljárás dekóder (17) és annak kimeneteivel összekapcsolt bemenetű, az egyes kimenetekhez hozzárendelt primitív eljárások végrehajtását vezérlő áramkörökből felépített lokális vezérlő modul (18) van. 3. A 2. igénypont szerinti elrendezés, azzal jellemezve, hogy a primitív eljárásokat megkülönböztető egység a belső cím és adat busz (IADB) meghatározott bitvonalainak logikai állapotát figyelő logikai áramkörből áll. 4. A 3. igénypont szerinti elrendezés, azzal jellemezve, hogy a logikai áramkörnek az összetett eljárásokkal társított kimenete belső interpreter logikán (19) keresztül a belső vezérlő buszhoz (ICB) csatlakozik és annak ciklusvezérlő FETCH vonalával kapcsolódik, a lokális vezérlő modul (18) összes vezérlő áramkörének egyik kimenete a FETCH vonalhoz csatlakozik, és a logikai áramkör engedélyező bemenete a FETCH vonalról vezérelt fetch vezérlő logikával (15) kapcsolódik. 5. A 3. vagy 4. igénypont szerinti elrendezés, azzal jellemezve, hogy a belső cím és adat busz (IADB) meghatározott buszvonalai (OE) az összetett utasításokkal, további buszvonalai (PE) a primitív eljárásokkal vannak társítva, a primitív eljárásokkal társított buszvonalak (PE) a logikai áramkörrel engedélyezett eljárás regiszterhez (10) csatlakoznak, amelynek kimenete az eljárás dekóder (17) vezérlő bemenetéhez csatlakozik. 6. A 4. vagy 5. igénypont szerinti elrendezés, azzal jellemezve, hogy a belső interpreter logikát (19) az óragenerátor (CK) órajeleivel vezérelt egymás mögé kapcsolt flip-flopok (191, 192, 193) képezik, és ezeknek sorrendben az alábbi vezérlő jeleket előállító kimenetei csatlakoznak a belső vezérlő buszhoz (ICB): . első lépésben: PUSHPAR, mely a paraméter verembe (PAR) adatot bevivő vezérlő jel, második lépésben: PUSHRET, mely a viszszatérési verembe (RET) adatot bevivő vezérlő jel, valamint IPW, mely az interpretation pointer (IP) tartalmát a belső cím és 21 adat buszra irató vezérlő jel, harmadik lépésben: POPPAR, mely a paraméter verem (PAR) tetejét a belső cím és adatbuszra kihozó vezérlő jel, IPR, mely az interpretation pointerbe’ (IP) a belső cím és adat busz értékét beíró vezérlő jel, negyedik lépésben: a FETCH vezérlő jelet. 7. A 4—6. igénypontok bármelyike szerinti elrendezés, azzal jellemezve, hogy a fetch vezérlő logikát (15) az óragenerátor (CK) órajeleivel vezérelt, egymás mögé kapcsolt flip-flopok (151, 152, 153) képezik, és ezeknek sorrendben az alábbi vezérlő jeleket előállít!) kimenetei csatlakoznak a belső vezérlő buszhoz: első lépésben: a FETCH bemeneti vezérlőjellel egyidejűleg 1NCIP, amely az interpretation pointer (IP) tartalmát eggyel megnövelő vezérlő jel, második lépésben: OUTPUT, amely a belső cím és adat busz tartalmát az elrendezésből kivivő vezérlő jel, ADDR, amely külső memória részére a hozzávezetett biteket címnek jelölő vezérlő jel, és IPW vezérlő jel, harmadik lépésben: DATA, amely a külső memória részére a biteket adatként jelölő vezérlő jel és INPUT, amely az elrendezéshez csatlakoztatott adatokat a belső cím és adat buszra engedélyező vezérlő jel, negyedik lépésben: a logikai áramkör kimenetét a belső interpreter logikához (19) kapuzó vezérlő lel 8. A 3—7. igénypontok bármelyike szerinti elrendezés, azzal jellemezve, hogy a logikai áramkört az összetett utasítások buszvonalára (OE) kapcsolt többmenetű VAGY kapu (11) és ennek kimenetéhez csatlakozó inverter ( 14) képezi. 9. Az 1—8. igénypontok bármelyike szerinti elrendezés, azzal jellemezve, hogy az interpretation pointer (IP) bemenetéhez egy a rendszert kezdeti állapotba vivő !ORG vezérlő jel vonalával engedélyezett, a kezdeti állapothoz tartozó kódot beíró áramkör csatlakozik. 10. Az 1—9. igénypontok bármelyike sze- I inti elrendezés, azzal jellemezve, hogy a msszatérési veremmel (RET) társított muta'ó regiszter (23) egy átmeneti tárral (26) 22 13 5 10 15 20 25 30 35 40 45 50 55 60 65
