179288. lajstromszámú szabadalom • Nagyssebességű mikroprogramozott processzor elrendezés
7 179288 8 sú memóriákat is alkalmazhatunk. Az MV mikroprogramozott vezérlőegység három fő részből áll, az MS mikroprogram tárolóból, az ennek kimenetéhez csatlakozó PLR pipeline regiszterből és a PLR pipeline regiszter kimenetével összekötött bemenetű LOG kombinációs hálózatból. A PLR pipeline regiszter meghatározott kimenetéről visszacsatolás történik az MS mikroprogram tároló címbemeneteire, és ennek jól ismert módon a mikrociklusok képzésénél van jelentősége. A PLR pipeline regisztert és a teljes MV mikroprogramozott vezérlőegységet a központi CL óragenerátor óraimpulzusai vezérlik. Az 1. ábrán a LOG kombinációs hálózat kimeneteinek bekötését rajztechnikai okokból csak részlegesen tudtuk megmutatni, a hálózatból elvezető nyilak lényegében az elrendezés összes egységének megfelelő engedélyező és vezérlő bemenetéihez elvezetnek és azokat az MV mikroprogramozott vezérlőegység állapota által meghatározott módon vezérlik. A PM program memória adatkimenete Pr 1 regiszterhez és Pr 2 regiszterhez csatlakozik oly módon, hogy meghatározott számú bitvonal az első Pr 1 regiszterrel, a többi pedig a másodikkal van összekötve. A Pr 1 regiszter kimeneti busza több ágra oszlik, egyrészt CD 2 dekóderen keresztül ALU aritmetikai és logikai egység bemenetéhez, ezenkívül DEMUX 1 demultiplexer bemenetéhez, DEMUX 2 demultiplexer bemenetéhez, UCY utasítás ciklusszámláló bemenetéhez, MUX 5 multiplexer bemenetéhez, továbbá MUX 4 multiplexer egyik bemeneti csoportjához és PR puffer regiszter bemenetéhez csatlakozik. A második Pr 2 regiszter kimeneti busza MUX 1 multiplexer első bemeneti csoportjával van összekötve. Az MUX 1 multiplexer második bemeneti csoportja a RAM memória kimeneti buszával van összekötve, és a MUX 1 multiplexer kimeneti busza elágazik, egyrészt az ALU aritmetikai és logikai egység második logikai B bemenetéivel, másrészt MUX 2 multiplexer egyik bemeneti csoportjával van összekötve. Az ALU aritmetikai és logikai egység kimenete egyrészt AKKU R akkumulátor regiszterrel, másrészt a MUX 2 multiplexer első bemeneti csoportjával van összekötve. Az elrendezés bemeneti adatbusza a külső perifériákhoz tartozó In Rx külső regiszterek kimeneteivel, a RAM memóriát címző RAM ADDR címregiszter bemenetéivel, BUS Dr buszmeghajtó bemenetéivel, a MUX 2 multiplexer kimenetével, az AKKU R akkumulátor regiszter kimenetével, FLAG ST flag tároló kimenetével, általános rendeltetésű BR 0, BRI, BR 2 és BR 3 regiszterek bemenetéivel, és ugyanezen regiszterek kimeneteivel, továbbá PC programcím számláló bemenetével, végül SCK stack regiszter bemenetével van összekötve, és ugyanez a bemeneti adatbusz az ALU aritmetikai és logikai egység első logikai A bemenetéihez csatlakozik. A PC programcímszámláló kimenete a PM program memória címbemeneteivel és MUX 3 multiplexer második bemeneti csoportjával van összekötve. Az SCK stack regiszter kimenete a MUX 3 multiplexer első bemeneti csoportjához kapcsolódik. Az elrendezés kimeneti adatbusza egyrészt a RAM memória adatbemeneteivel, másrészt a BUS Dr buszmeghajtóval és perifériákhoz tartozó Out Rx külső regiszterekkel van összekötve. Az ALU aritmetikai és logikai egység FLAG kimenetei a FLAG ST flag tároló bemenetéihez csatlakoznak. A perifériához tartozó kimeneti regiszterek vezérlését a DEMUX 1 demultiplexer kimenetei biztosítják. Hasonló módon a perifériákhoz tartozó bemeneti regiszterek vezérlése a DEMUX 2 demultiplexer kimeneti vonalain keresztül történik. Az elrendezéshez kívülről külső ugrási feltételeket meghatározó logikai szintek csatlakoztathatók, és az ezeknek megfelelő bitvonalak a MUX 5 multiplexer bemenetéihez kapcsolódnak. A MUX 5 multiplexer kimenete EX OR kapu egyik bemenetéhez csatlakozik, amelynek kimenete első FF1 flip flop beíró bemenetéivel van összekötve. Az EX OR kapu másik bemenete a Pr 1 regiszter kimeneti adatbuszának megfelelő helyértékű bitvonalához csatlakozik. Az FF1 flip flop órajelet és engedélyező jelet a LOG kombinációs hálózat megfelelő kimeneteiről kap. Az FF1 flip flop negált kimenete egyrészt OR kapun keresztül a MUX 4 multiplexer vezérlő bemenetével, másrészt a CD 1 kódoló bemenetével van összekötve. Az OR kapu másik bemenete AND kapu kimenetéhez és a CD 1 kódoló másik bemenetéhez csatlakozik. Az AND kapu egyik bemenete az UCY utasítás ciklusszámláló kimenetével, másik bemenete pedig második FF2 flip flop negált kimenetével van összekötve. A találmány szerinti nagysebességű mikroprogramozott processzor elrendezés működését és legfontosabb tulajdonságait speciális feladatok végrehajtásának bemutatása kapcsán ismertetjük. A találmány szerinti processzor elrendezésnél a bevezetőben említett adatmozgatási utasításokhoz képest többletként jelentkezik, hogy itt értelmezhető a relatív,^indirekt és relatív indirekt címzési mód is. Tekintsünk először egy olyan utasítást, amely a RAM memória egy indirekt címéről az egyik 'Out Rx külső regiszterbe tud adatot továbbítani. Ehhez a folyamatos programvezérlési jelszekvenciát megszakítva, tekintsük át egy példakénti utasítás végrehajtását mikrociklusokra lebontva. Ennek a példakénti utasításnak a célja legyen a RAM memória egy adott rekeszében elhelyezkedő címen (azaz indirekt címen) levő adatnak egy Out Rx külső regiszterhez történő továbbítása, azaz indirekt címzésű adattranszferáló utasítás. Az utasítás formátuma a következő: op. kód Out Rx INDÍR CÍM Az MV mikroprogramozott vezérlőegység által kiadott utasításbevételező jel a PM program memóriából a Pr 1 regiszterbe tölti az utasítás op. kód és Out Rx részét, a Pr 2 regiszterbe az utasítás indirekt cím részét, és ellépteti a PC programcím számlálót, amely a következő végrehajtandó utasítás címére áll. A Pr 1 regiszterben levő op. kód rész a MUX 4 multiplexeren keresztül az MS mikroprogram tároló bemenetére kerül, amely az ezen a címen levő rekesz tartalmát a kimenetére hozza, és ezt az elvégzendő műveletnek megfelelő jelkombinációt a CL óragenerátor jele átírja a PLR pipeline regiszterbe. A 5 10 15 20 2'5 30 35 40 45 50 55 60 65 4
